반도체 제조 공정(3) - 실리콘 산화막

 

3장 흐름

• 산화막이 왜 반도체에서 특별한지
• 어떻게 성장하는지
• 성장 속도를 어떻게 모델링하는지
• 건식/습식 산화가 왜 다른지
• 산화 중 불순물이 어떻게 재분배되는지
• LOCOS, STI, CMP 같은 실제 공정과 어떻게 연결되는지

 

즉, 실리콘 산화막은 반도체 제조의 핵심 절연막이며, 그 성장 거동은 확산과 계면 반응의 경쟁으로 결정된다.

---

실리콘 산화막은 역할

1. 절연막 : 전류가 흐르면 안되는 곳을 막음
2. 표면 보호막 : 실리콘 표면을 외부 오염 / 손상으로부터 보호
3. 확산/이온주입 장벽만 : 특정 영역만 도핑하도록 막 역할 수행
4. 게이트 절연막 : MOS 소자에서 게이트와 채널 사이 절연층
5. 소자 격리막 : 트랜지스터끼리 전기적으로 분리

---

열산화의 기본 반응

실리콘 산화는 보통 900~1200도 고온에서 일어나고, 산화자에 따라 두 종류가 있다.

 

건식 산화

산소를 사용하는 경우

 

 

핵심 차이

건식 : 느리지만 막 품질이 좋다.

습식 : 빠르지만 상대적으로 막 품질은 불리하다.

---

산화막은 어떻게 자라는가

산화막은 단순히 표면 위에 덮이는 것이 아니고, 실리콘이 소모되면서 계면에서 성장한다.

 

1. 산화제가 산화막은 통과한다
2. Si/SiO2계면까지 도달한다
3. 그 계면에서 반응이 일어나 실리콘이 산화막으로 바뀐다.

 

그래서 원래 실리콘 표면 기준으로 위쪽으로 일부 자라고 아래쪽 즉, 실리콘 내부로도 일부 파고든다.

위로는 약 56%자라고, 아래로는 약 44% 성장한다.

산화막은 실리콘으로 자란다는 것을 기억하자

---

산화 모델링의 출발 : Fick의 제 1법칙

산화막이 두꺼워질수록 산화제가 계면까지 들어가기 어려워진다. 이것을 설명하기 위해 쓰는게 확산모델이다.

다음은 기본인 Fick의 제 1법칙이다.

여기서

즉, 농도 기울기가 크면 확산이 잘 일어나고 확산계수 D가 크면 더 잘퍼진다.

---

산화막 내부에서의 산화제 선속

산화막 안에서는 산화제가 축적되지 않는다고 가정하면, 선속 J는 일정하다. 그래서 식이 다음처럼 단순화 된다.

여기서

식이 아주 직관적이다. 산화막이 두꺼울수록(X0증가) 확산이 어려워 성장속도가 느려진다.

---

계면 반응식

산화는 계면에서 일어나므로, 계면에서의 산화 속도는 계면 농도에 비례한다.

여기서

계면 반응이 빠를수록 K_s가 크고 계면에 산화제가 많을 수록 반응도 빠르다.

---

확산과 계면 반응을 합친 식

위 두식을 결합하면 다음과 같다.

이 식의 의미는 아주 중요하다.

1. 막이 얇으면 X0가 작으니까 계면 반응 항이 상대적으로 중요하다.
2. 막이 두꺼우면 X0가 커지니까 확산 항이 지배적이다.

즉, 산화막 성장은 처음과 나중의 지배 메커니즘이 다르다.

---

산화막 두께 변화율 식

산화막 성장 속도는 선속을 산화물 분자수 기준으로 바꾸면 된다.

M : 단위 부피 산화막을 만드는 데 필요한 산화제 분자수 관련 상수

이 식은 막이 두꺼워질수록 성장 속도가 줄어든다는 걸 잘 보여준다.

---

Deal-Grove 식

위 미분방정식을 풀면 유명한 Deal-Grove 모델이 나온다.

X_i : 이미 존재하는 초기 산화막 두께

A : 계면 반응과 관련된 선형 성분

B : 확산과 관련된 포물선 성분

B/A : 선형 성장 상수

τ : 초기 산화막 존재를 반영하는 보정 시간

---

선형 영역과 포물선 영역

짧은 시간, 초기 산화

조건 :

이때 근사식 :

즉, 시간에 비례 성장, 선형 성장, 계면 반응 지배다.

정리하면 얇은 막, 산화제는 잘 도달하고 반응 자체가 병목이다.

 

긴 시간, 두꺼운 산화막

조건 :

이때

즉, 시간의 제곱근에 비례, 포물선 성장, 확산 지배다.

 

정리하면 두꺼운 막에서 산화제가 계면까지 도달하기 어려워 확산이 병목된다.

---

아레니우스(Arrhenius) 관계와 온도 의존성

산화 속도는 온도에 매우 민감하다. 그 이유를 설명하는 식이 Arrhenius 관계다.

여기서

이 식의 의미 : 온도 T가 올라가면 exp(-E_A/kT)값이 커져서 확산 계수 D가 커지고 산화 속도도 증가한다.

즉, 온도가 높을수록 산화가 빨라지는 것이다.

---

산화 속도에 영향을 주는 요소

• 온도

가장 기본적인 영향 요인, 온도가 높으면 반응과 확산 모두 빨라진다.

 

• 압력

N0가 산화제의 부분 압력에 비례한다 그래서 압력을 높이면 산화 속도를 조절할 수 있다.

예 : 고압 산화 -> 낮은 온도에서 산화율 증가 가능

 

• 결정 방향

<111> 방향이 <100> 방향보다 산화율이 크다.

하지만 MOS 소자에서는 보통 <100>웨이퍼를 많이 쓴다.

이유는 Si-SiO2 계면에서 interface trap이 더 적기 때문이다.

즉, 산화 속도만 보면 <111>이 더 빠르나 소자 품질까지 보면 <100>이 유리하다.

 

• 도핑

고농도 도핑은 산화율을 변화시킨다.

1. 인(P) 도핑 -> 선형률 증가 경향
2. 비소(As) 도핑 -> 다른 방식으로 영향

핵심은 도핑이 산화율 상수를 바꾼다는 것이다.

---

건식 산화와 습식 산화 비교

건식 산화

1. 사용 가스 : O2
2. 성장 속도 : 느림
3. 산화막 밀도 : 높음
4. 전기적 특성 : 우수
5. 항복 전압 : 큼
6. 용도 : 얇은 고품질 게이트 산화막

건식 산화막의 높은 밀도로 인해 항복전압이 대략 5~10MV/cm 수준이다.

 

습식 산화

1. 사용 가스 : H2O 증기
2. 성장 속도 : 빠름
3. 산화막 밀도 : 건식보다 낮음
4. 용도 : 두꺼운 마스크막, 보호막, 격리용 막

 

공정 조합

전공책에서는 건식 / 습식 / 건식 순으로 산화하는 공정도 언급된다.

이유는 시작과 끝은 고품질 건식으로 중간은 빠른 성장의 습식으로 막의 속도와 품질을 동시에 잡기 위해서다.

---

예제 풀이

표면에 2000Å 두께의 산화막이 형성되어 있는 (100) 방향 실리콘 웨이퍼에 대하여

(a) 건식 산화로 1100도에서 이 산화막을 성장시키는 데 필요한 시간은?

(b) 웨이퍼를 1000도의 습식 산화로를 이용하여 추가 산화를 진행하는 경우 3000Å의 산화막을 추가로 성장시키는 데 필요한 시간은?

 

<100> 방향 건식 산화

T = 1373K(1100 + 273.15) 일 때 :

 

<100> 방향 습식 산화

T = 1273K 일 때

 

이 예제를 통해 알 수 있는 것은 Deal-Grove 식으로 실제 산화 시간 계산이 가능하다는 것과 건식보다 습식이 훨씬 빠르다는 것이다.

---

산화 중 불순물 재분배

산화는 산화막만 자라는 게 아니고, 불순물 분포도 바뀐다.

핵심은 표면 근처에서 불순물이 고갈되거나 축적된다는 것이다.

 

• 고갈되는 불순물

B, Ga 즉 표면에서 농도가 낮아지는 경향

• 축적되는 불순물

P, As, Sb 즉 계면 근처 농도가 높아지는 경향

 

왜 이런 현상이 생기나

이는 확산계수, 분리계수에 의존한다.

분리계수 m은 평형상태에서 실리콘 내 불순물 농도, 산화막 내 불순물 농도의 비를 나타내는 개념이다.

---

산화막 품질

왜 건식 산화막이 좋은가

건식 산화는 천천히 자라기 때문에 더 치밀한 막, 더 높은 항복전압, 더 좋은 게이트 절연 특성을 가진다. 그래서 얇은 MOS 게이트 산화막은 보통 건식 산화로 만든다.

 

왜 <100> 웨이퍼를 많이 쓰는가

MOS 소자는 보통 <100> 표면 방향 웨이퍼 위에 많이 만들어진다.

이유는 계면의 불완전 결합 수가 적고 interface trap 수가 더 적어서 게이트 산화막 품질이 더 좋기 때문이다.

 

Na 오염 문제

초기 MOS 공정에서는 NA 이온 오염이 큰 문제였다.

Na는 SiO2 안에서 이동성이 높고, 산화막 내 이동성 양전하가 되어 문턱전압을 변화시킨다.

즉, 표면 전도 특성 방해, V_T 변화, 소자 안정성 저하

 

염소 첨가

산화 중 염소(HCl 등)를 첨가하면 Na 오염 영향을 줄일 수 있다.

1. 염소가 Na를 묶어서 이동 못하게 함
2. 산화막 품질 개선
3. 건식 산화 시 선형 / 포물선 상수도 증가 가능

---

산화막 두께 측정과 공정 예측

1. 엘립소미터 : 광학적 두께 측정
2. 간섭계 : 광 간섭을 이용한 두께 측정
3. SUPTREM : 공정 시뮬레이션 프로그램

---

선택적 산화와 LOCOS

산화는 원래 웨이퍼 전체에 일어나지만, 실제 소자 제조에서는 필요한 부분만 선택적으로 산화해야한다. 이것이 선택적 산화고 대표 기술이 LOCOS다.

LOCOS 란

LOCOS = Local Oxidation of Silicon

즉, 국부 산화 기술

공정 아이디어 :

1. 얇은 pad oxide 형성
2. 그 위에 질화실리콘 (Si3N4) 마스크 형성
3. 질화막 없는 부분만 열삲화
4. 산화막이 국부적으로 두껍게 성장해 격리 구조 형성

여기서 중요한 점은 다음과 같다.

1. 산소와 수증기는 질화실리콘을 잘 통과하지 못한다.
2. 그래서 질화막이 산화 마스크 역할을 한다.

 

Bird's beak

LOCOS의 대표 문제는 bird's beak다.

뜻 : 산화막이 마스크 경계 아래쪽까지 옆으로 파고들어 새 부리처럼 튀어나온 형상이 생김

문제점 : 활성 영역이 줄어듦, 미세공정에서 치수 제어가 어려움

 

즉 LOCOS는 전통적 격리 기술이지만 미세화가 진행되면서 한계를 드러낸다.

---

STI와 DTI

STI

 

 

 

STI = Shallow Trench Isolation, 얕은 트렌치 격리

공정 흐름:

1. 실리콘을 얕게 식각
2. 트렌치를 절연막으로 채움
3. CMP로 평탄화

장점 : LOCOS 보다 bird's beak 문제 작음, 미세공저에 유리함, 현재 표준 격리 기술

 

DTI

DTI = Deep Trench Isolation, 깊은 트렌치 격리

1. STI보다 더 깊게 판다.
2. 더 강한 전기적 분리가 필요할 때 사용

---

CMP

CMP = Chemical Mechanical Polishing 화학적 기계적 연마다.

왜 필요하나?

1. 트렌치를 절연막으로 채우고 나면 표면이 울퉁불퉁해짐
2. 그러면 다음 리소그래피가 잘 안됨

그래서 CMP로 평탄화하고 다음 미세 패턴 공정을 가능하게 한다.

---

 

총정리

실리콘은 산소 또는 수증기와 반응해 SiO2 산화막을 만든다.

산화막은 절연막, 보호막, 도핑 마스크, 격리막으로 쓰인다.

산화막은 Si/SiO₂ 계면에서 성장하며 실리콘이 일부 소모된다.

성장 거동은 확산과 계면반응의 균형으로 결정되며, Fick 법칙과 Deal-Grove 모델로 설명된다.

초기에는 선형 성장(B/A), 후기에는 포물선 성장(B)을 보인다.

건식 산화는 느리지만 고품질, 습식 산화는 빠르지만 두꺼운 막 형성에 유리하다.

산화 속도는 온도, 압력, 결정 방향, 도핑에 영향을 받는다.

산화 중 불순물은 고갈되거나 축적되며, 이는 도핑 프로파일에 영향을 준다.

선택적 산화에는 LOCOS가 쓰였고, 최신 공정에서는 STI와 CMP가 핵심이다.