시험 대비용으로 키워드만 좀 적으며 정리할 예정이라 난잡할 수 있으니 이 글을 참고하려는 사람들은 주의 바란다..
1장 흐름
- 반도체가 무엇인가
- 왜 실리콘을 쓰는가
- 왜 반도체 산업이 국가적으로 중요한가
- 왜 계속 더 작게 더 많이 집적하려 하는가
- 왜 소자 구조가 Planar에서 FinFet, GAA로 바뀌는가
- 반도체 제조공정은 어떤 기본 공정들의 반복으로 이루어 지는가
- NMOS, CMOS, Bipolar 같은 소자는 어떤 공정 흐름으로 만들어지는가
즉, 산업적 배경 + 소자 개념 + 공정의 틀을 다룬다.
반도체란 무엇인가
도체 : 전기가 잘 흐르는 물질
절연체(부도체) : 전기가 거의 흐르지 않는 물질
반도체 : 전기가 흐르는 정도를 외부 조건이나 불순물 첨가로 조절할 수 있는 물질
여기서 반쯤 도체라는 뜻이 아닌 정확히는 전기적 성질을 제어할 수 있는 물질이라는 점이다.
전기 흐름을 켜고 끄는 역할을 수행가능하기에 트랜지스터를 만들 수 있고 여러 전자 회로가 만들어진다.
왜 실리콘(Si)을 쓰는가
여기에는 크게 네 가지 이유가 있다.
지구상에서 풍부하다 : 가격과 공급 측면에 유리
가공이 쉽다 : 웨이퍼 제작과 대량 생산에 적합
전기적 특성이 안정적이다 : 소자 제작에 적합
산화막(SiO2)을 아주 잘 만든다 : 가장 중요한 포인트
실리콘은 높은 온도에서 산소 분위기에 두면 표면에 이산화실리콘(SiO2)막을 형성할 수 있다.
이 산화막은 절연층, 보호막, 게이트 산화막, 공정용 마스크층으로 활용된다.
즉, 실리콘이 반도체 산업의 중심이 된 이유는 단순 흔해서가 아닌, 좋은 산화막을 자연스럽게 만들 수 있는 거의 완벽한 공정 재료이기 때문이다.
반도체 산업이 왜 중요한가
반도체는 한국 수출에서 매우 큰 비중을 차지
삼성전자와 SK하이닉스가 메모리 시장에서 세계적 경쟁력을 가짐
AI 시대가 오면서 반도체 수요가 폭발적으로 증가하고 있음
특히 데이터 센터, GPU, HBM, 첨단 패키징, 파운드리의 중요성이 커짐
즉, 반도체는 단순 부품 산업이 아닌 AI, 서버, 자동차, 산업 장비의 기반이 되는 전략 산업이다.
집적도 증가와 기술 발전의 법칙
무어의 법칙
무어의 법칙은 반도체 집적회로의 집적도 또는 성능이 약 24개월마다 2배로 증간한다는 경험 법칙
핵심은 집적도다. 즉, 같은 면적 안에 더 많은 트랜지스터를 집어 넣을 수 있다.
트랜지스터 수가 많아지면 더 복잡한 기능 구현 가능, 계산 성능 향상, 같은 기능을 더 작게 구현 가능
황의 법칩(Hwang’s law)
메모리 반도체 용량이 1년마다 2배씩 증가한다는 것이 핵심. 이건 DRAM, NAND 같은 메모리 분야의 빠른 발전 속도를 설명한다. 즉, 메모리 산업에서 무어의 법칙보다 더 빠른 속도로 용량 확대가 일어 났다는 의미다.
젠슨 황의 법칙
이건 AI 시대를 설명하는 현대적 개념이다. GPU 같은 AI 가속 칩의 연산 성능이 2년마다 2배 이상 향상된다는 흐름을 말한다. 이제 반도체 발전이 단순 트랜지스터 수 증가만으로 설명되지 않기 때문이다.
요즘 성능 향상에 다음이 모두 들어간다. 회로 미세화, 아키텍처 혁신, 메모리 대역폭 향상, 시스템 전체 설계, HW-SW co-design, 패키징 혁신. 즉, 무어의 법칙이 트랜지스 수 중심이었다면, 젠슨 황의 법칙은 시스템 전체 AI 성능 중심이다.
무어의 법칙 : 집적도 증가
황의 법칙 : 메모리 용량 증가
젠슨 황의 법칙 : AI 연산 성능 증가
집적회로가 발전해 온 실제 방향
책에서 메모리와 마이크로프로세서의 집적이 시간에 따라 기하급수적으로 증가했다 설명한다.
메모리 칩 용량은 수십 년 동안 엄청난 증가를 했다.
마이크로프로세서의 트랜지스터 수도 폭발적으로 증가했다.
이런 발전은 결국 선폭 축소와 미세공정이 가능했기 때문에 이루어졌다.
반도체 발전의 본질은 더 작게 더 많이 더 빠르게하며 전력은 줄이는 것
웨이퍼란 무엇인가
웨이퍼는 반도체 칩을 만드는 원판형 실리콘 기판이다.
반도체는 개별 칩 하나씩 만드는 게 아니라, 웨이퍼 한 장 위에 동일한 칩을 여러 개 동시에 만든 뒤 마지막에 잘라낸다.
책에서는 웨이퍼가 n형 또는 p형 실리콘으로 시작할 수 있고 두께는 대략 수백 μm 수준이며 과거에는 1~6inch가 쓰였고 200mm, 300mm가 널리 쓰이며 더 큰 450mm도 논의되었다 설명한다. 책이 좀 예전 것인걸 감안하고 봐야한다.
왜 웨이퍼 크기를 키우는가
이는 경제성과 직결된다. 웨이퍼가 커지면 같은 공정 한 번으로 더 많은 칩(die)을 만들 수 있다. 즉 생산 효율 증가, 개별 칩당 공정비 감소, 원가 경쟁력 향상 등의 이점이 있다. 책에서도 웨이퍼에 다이 수가 많을수록 각 다이에 드는 비용이 적어진다 설명한다.
하지만 장점만 있는 것이 아닌데, 웨이퍼가 커질수록 장비도 커지고 비싸짐, 공정 균일도를 유지하기 어려워짐, 휨, 깨짐, 결함 관리가 어려워짐 등의 문제가 있다.
그래서 웨이퍼 대형화는 생산성 향상 수단이면서 동시에 공정 난이도 증가 요인이다.
트랜지스터와 기본 소자 구조
반도체 칩은 결국 수많은 트랜지스터의 집합이다.
트랜지스터란
트랜지스터는 전류를 제어하는 소자다. 디지털 회로에서는 주로 스위치 처럼 동작한다.
MOS 구조
MOS는 Metal-Oxide-Semiconductor의 약자다. 실제로 현대 공정에서는 게이트 전극 재료가 금속이 아닐 수도 있지만 용어는 그대로 사용한다.
MOS 트랜지스터의 핵심 구성은 Source, Drain, Gate, Channel, Gate Oxide다.
게이트 전압을 걸면 채널의 전류 흐름이 제어된다. 이 구조 덕에 트랜지스터를 매우 작고 집적도 높게 만들 수 있어 집적회로의 핵심이 됐다.
NMOS
책에서는 n채널 MOS 트랜지스터를 p형 기판 위에 형성한다고 설명한다.
p형 기판 위에 n+source/drain 영역을 선택적으로 만들고 얇은 산화막을 게이트 절연층으로 사용하며 다결정 실리콘 게이트와 금속 배선을 형성하는 구조다.
즉, NMOS는 기본 MOS 공정을 설명할 때 가장 많으 쓰는 대표 예시다.
CMOS
CMOS는 NMOS와 PMOS를 함께 사용하는 구조다. 왜 중요하냐면 정지 상타에서 전력소모가 매우 작아 현대 디지털 직접회로의 표준이 되었기 때문이다.
CMOS 공정의 주요 단계로 n-well 형성, 선택 산화, 게이트 산화막과 폴리실리콘 게이트 형성, NMOS 소스/드레인 주입, PMOS 소스/드레인 주입, 금속 배선과 접촉 형성을 설명한다.
즉, CMOS는 NMOS 하나보다 복잡하지만, 집적회로 실무에서는 훨씬 중요하다.
Bipolar 트랜지스터
전공서에서는 MOS뿐 아니라 이중접합(Bipolar) 트랜지스터도 설명한다. 이 구조는 에미터, 베이스, 컬렉터를 가지며, 전류 이득과 고속 특성에서 장점이 있다.
여기서는 간단히 MOS는 게이트 전압으로 전류를 제어하는 소자, Bipolar는 전자와 정공 두 캐리어를 이용하는 접합 기반 소자, 현대 대큐모 디지털 IC는 CMOS가 중심이지만, Bipoar 계열도 중요한 응용이 있다 정도만 이해하자.
소자 구조의 발전 : Planar FET -> FinFET -> GAA -> MBCFET
Planar FET
초기의 MOSFET은 평면형 구조다. 게이트와 채널이 평면에 맞닿는 2차원 구조다.
장점은 구조 단순, 초기 공정 구현 용이하다는 것이다. 문제는 미세화가 진행될수록 게이트가 채널을 충분히 제어하지 못하고 누설 전류가 증가하며 전력 소모가 증가라는 한계가 나타난다는 것이다.
FinFET
채널을 상어 지느러미(fin)처럼 세워서 3차원 구조로 만들고, 게이트가 3면 가까이 감싸도록 했다.
장점은 채널 제어력 향상, 누설 전류 감소, 미세공정에 더 적합하다는 것이다. 즉, Planar보다 게이트가 전류 흐름을 훨씬 잘 통제할 수 있다.
GAA FET
GAA는 Gate-All-Around의 약자다. 이름 그대로 게이트가 채널을 사방에서 감싸는 구조다.
장점은 가장 강한 게이트 제어력, 누설 전류 최소화, 초미세공정에서 우수한 성능을 나타낸다는 것이다.
궁정이 3nm, 2nm 수준으로 갈수록 FinFET도 한계가 있으니 GAA가 필요해진 것이다.
MBCFET
MBCFET은 삼성전자가 개발한 GAA 계열 구조다. 나노 시트를 여러 장 쌓아서 채널 면적을 크게 확보하고 전류량을 늘리는 방식이다.
정리하면 미세화로 인해 게이트 제어력이 떨어지는 문제를 해결하기 위한 구조적 진화라는 점이다.
Planar - 평면
FinFET - 3차원 피 구조
GAA - 채널 전면 감싸기
MBCFET - GAA의 실용적 구현 중 하나
반도체 제조공정의 큰 분류
1장에서는 MOS나 Bipolar 구조 모두가 결국 몇 가지 기본 공정의 반복으로 만들어진다고 설명한다.
중요 공정은 다음과 같다.
산화 - 사진식각(포토리소그래피) - 식각 - 확산 - 이온 주입 - 열 증착 - 스퍼터링 - 화학기상증착(CVD) - 에피택시 - 어닐링이다. 자료에서는 이중 핵심 축으로 산화 - 리소그래피- 이온주입 - 확산 - 식각 - 박막증착을 강조한다.
즉 1장에서는 반도체 제조는 한 번에 완성되는 것이 아닌 이러한 공정을 여러 번 반복하면서 층을 쌓고 패턴을 만들어 전기적 성지질을 바꾸는 과정이라는 것을 알아야 한다.
각 기본 공정 자세한 설명
산화(Oxidation)
산화는 실리콘 표면에서 SiO2를 형성하는 공정이다. 고온, 대략 1000~1200도의 산소 분위기에서 형성된다.
산화막의 역할은 전기적 절연, 표면 보호, 게이트 절연막, 확산/이온주입 마스크, 소자 간 분리다.
반도체 공정의 핵심 재료다.
사진식각(Photolithography)
사진식각은 빛과 마스크, 감광제를 이용해서 패턴을 웨이퍼 표면에 전사하는 기술이다.
쉽게 말하면 감광제를 바르고 마스크를 맞춘 뒤 빛을 쏴서 원하는 부분만 남기는 것이다.
이 공정이 있어야 어디를 깎고 어디에 도핑하고 어디에 금속을 넣을지 정할 수 있다.
즉, 리소그래피는 회로를 실제로 그리는 공정이다.
식각(Etching)
식각은 필요 없는 물질을 제거하는 공정이다. 포토 공정으로 정의된 패턴을 기준으로 산화막, 질화막, 폴리실리콘, 금속막 등을 제거한다. 간단히 말하면 패턴대로 깎는 공정이다.
확산(Diffusion)
확산은 높은 온도에서 불순물이 실리콘 내부로 퍼지게 하는 공정이다. 도너나 억셉터 불순물을 넣어 n형, p형 영역을 형성한다.
1000~1200도의 고온에서 확산을 한다. 과거 공정에서는 확산이 핵심 도핑법이었고, 현대 공정에서는 이온주입 후 열처리와 함께 이해하면 된다.
이온주입(Implantation)
이온주입은 높은 에너지의 불순물 이온을 웨이퍼에 박아 넣는 공정이다. 확산보다 더 정확하게 깊이와 농도를 제어하기 쉽다.
donor 이온 -> n형 형성, acceptor 이온 -> p형 형성
즉, 실리콘의 전기적 성질을 원하는 위치에 선택적으로 부여하는 공정이다.
열 증착, 스퍼터링, CVD
막 형성 방법의 구분이다.
열 증착 : 금속을 가열해 기화시킨 뒤 웨이퍼에 증착
스퍼터링 : 이온 충돌로 원자를 때어내어 증착
CVD : 기체 반응을 이용해 박막 형성
형성되는 막은 질화 실리콘, 이산화 실리콘, 다결정실리콘, 금속막 등이 있다.
즉, 박막 형성은 소자를 만들기 위한 재료층을 쌓는 단계다.
에피택시(Epitaxy)
에피택시는 높은 품질의 단결정 실리콘층을 기존 기판 위에 같은 결정 구조로 성장시키는 공정이다.
어닐링(Annealing)
어닐링은 열처리 공정이다.
이온 주입 후 손상 회복, 불순물 활성화, 막의 특성 안정화
즉, 공정 후 물질 상태를 회복하고 전기적 특성을 정상화시키는 단계다.
왜 마스크가 중요한가?
NMOS 같은 단순 공정에도 5개의 마스크 과정이 필요하다. 보통 소자 제작에 5~7개 이상의 마스크가 반복적으로 사용된다.
마스크가 중요한 이유는 각 단계마다 어디를 남길지 어디를 깍을지 어디에 도핑할지 어디에 금속을 연결할지를 정해야 하기 때문이다.
즉, 집적회로 제조의 복잡성은 어느 정도 마스크 수와 연결된다.
NMOS 기본 공정 흐름
- 실리콘 웨이퍼 위에 얇은 산화막 형성
- 질화막 증착
- 첫 번째 마스크로 활성 영역 정의
- 식각 및 임계전압 조절용 이온 주입
- 산화 및 질화막 제거
- 새 게이트 산화막 형성
- 폴리실리콘 증착
- 두 번째 마스크로 폴리실리콘 게이트 형성
- 소스/드레인 이온 주입
- 산화막 증착
- 세 번째 마스크로 접촉 창 형성
- 금속 증착
- 금속 패턴 형성
- 최종 연결창 형성
결국 막 형성, 패턴 형성, 도핑, 막 형성, 접촉장, 금속 배선의 반복이다.
CMOS 기본 공정 흐름
현대 디지털 칩 대부분이 CMOS 기반이기에 NMOS 보다 중요
- n-well 또는 p-well 형성
- 선택 산화
- 게이트 산화층 형성
- 폴리실리콘 게이트 형성
- NMOS 소스/드레인 형성
- PMOS 소스/드레인 형성
- 절연층 형성
- 접촉창 형성
- 금속 배선 형성
CMOS는 NMOS와 PMOS를 모두 집적해야하므로 공정이 복잡하다.
하지만 장점으로 낮은 정지전력, 높은 집적도, 디지털 회로에 매우 적합하다는 점이다
Bipolar 또는 이종접합 공정의 의미
핵심 :
p형 웨이퍼 위에 특정 n형, p형 영역을 선택적으로 형성
buried layer, subcollector 같은 구조를 형성해 컬렉터 저항을 낮춤
에피택셜 성장으로 고품질 층 형성
마스크, 확산, 산화, 금속 연결을 반복
즉, Bipolar 공정은 MOS 공정보다 적합 형성과 층 구조 제어가 더 복잡하고, 고속/특정 아날로그 응용에서 중요하다. Bipolar는 에미터/베이스/컬렉터 구조를 형성, MOS와 마찬가지로 기본 공정의 반복으로 형성
미세화가 왜 어려운가
- 선폭이 작아질수록 패턴 정밀도 요구 증가
- 누설 전류 증가
- 발열 문제
- 게이트 제어력 약화
- 공정 오차 영향 확대
- 수율 저하 가능성 증가
그래서 기술이 발전할수록 단순히 더 작게 만이 아니라 구조 변화, 공정 정밀도 향상, 새로운 재료, 새로운 패키징이 모두 필요해진다.
안전과 청정 환경의 중요성
반도체 공정은 강산, 강염기, 독성 가스, 고온 공정, 진공 장비, 고전압 이온주입 장치를 자주 사용한다.
따라서 제조공정은 단지 정밀기술일 뿐 아니라 안전관리 산업이기도 하다.
또 반도체 제조는 미세 패턴을 다루므로 청정도 유지가 매우 중요하다. 먼지나 입자 하나가 소자 전체 불량으로 이어질 수 있기 때문이다.
총정리
반도체: 전기 전도도를 외부 조건에 따라 조절할 수 있는 물질
실리콘: 반도체 집적회로의 대표 재료
SiO2 산화막: 절연층 및 보호막으로 쓰이는 핵심 박막
집적도: 일정 면적 안에 포함된 소자 수
웨이퍼: 반도체 칩을 제조하는 원판형 기판
다이(die): 웨이퍼에서 절단되는 개별 칩
무어의 법칙: 반도체 집적도가 약 24개월마다 2배 증가
황의 법칙: 메모리 용량이 1년마다 2배 증가
젠슨 황의 법칙: AI 가속 칩 성능이 2년마다 2배 이상 향상
Planar FET: 평면형 트랜지스터 구조
FinFET: 지느러미형 3차원 채널 구조
GAA: 게이트가 채널을 전면에서 감싸는 구조
MBCFET: 삼성의 나노시트 기반 GAA 구조
산화: 실리콘 표면에 산화막 형성
포토리소그래피: 마스크 패턴을 웨이퍼에 전사하는 공정
식각: 불필요한 막을 제거하는 공정
확산: 불순물을 고온에서 퍼뜨리는 공정
이온주입: 고에너지 불순물 이온을 웨이퍼에 주입하는 공정
CVD: 기체 반응으로 박막을 형성하는 공정
스퍼터링: 이온 충돌로 원자를 떼어내어 막을 형성하는 공정
에피택시: 기판과 같은 결정 구조의 단결정층 성장
어닐링: 열처리를 통한 손상 회복 및 특성 안정화
CMOS: NMOS와 PMOS를 함께 사용하는 저전력 집적회로 구조
Bipolar: 에미터, 베이스, 컬렉터를 사용하는 접합형 트랜지스터 구조
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